你将负责
- 负责端侧推理 NPU 的架构定义：算子集、数据通路、片上存储层次与带宽预算
- 与算法团队做模型-芯片协同设计，决定哪些算子硬化、哪些走可编程通路
- 输出架构规格书与性能模型，支撑 RTL 团队落地，并参与关键模块设计评审
- 参与流片前后的功耗 / 面积 / 性能权衡，对最终 PPA 给出可解释的结论
我们希望你具备
- 微电子、计算机、电子工程等相关专业硕士及以上，5 年以上芯片架构或数字设计经验
- 熟悉至少一种主流 NPU / GPU / DSP 架构，能做算子级性能建模与瓶颈定位
- 熟悉 RTL 设计流程与常用 EDA 工具，能读懂 Verilog 并定位实现层面的问题
- 有量化（INT8 / INT4）、稀疏化等推理加速技术的实际落地经验
加分项
- 有端侧 AI 芯片完整流片并量产的经历
- 熟悉 TensorRT / ONNX Runtime 等推理框架的图优化与算子映射
- 发表过体系结构相关论文，或持有相关专利
团队与业务
芯片团队 40 余人，覆盖架构、RTL、验证、后端与软件栈，MX 系列已经量产到第二代。架构决策在这里不是纸面推演——上一版的瓶颈会直接变成这一版的规格。
这个岗位直接向芯片架构负责人汇报，与算法、编译器、驱动团队在同一层办公，一个架构问题当天就能拉齐所有相关方。
工作地点与方式
办公地点在上海 · 张江 · 纳贤路 800 号（科海大楼），总部和研发中心在同一园区，芯片、协议栈、云平台、端侧 AI 四个团队在一栋楼里，跨团队沟通不需要排会议。
弹性工作制，核心时段 10:00–16:00；每周可申请一天远程；现场调试或客户支持需要出差时，按公司差旅标准执行，不占用个人年假。