你将负责
- 负责 SoC / IP 级验证方案与 UVM 验证环境搭建，覆盖总线、存储与 NPU 子系统
- 编写并维护 SystemVerilog 断言与覆盖率模型，推动功能覆盖率收敛到签核标准
- 与设计、软件团队协同做硅前硅后问题复现与定位，输出可复现的最小用例
- 参与流片签核评审，对验证完备性给出明确结论，而不是模糊的「应该没问题」
我们希望你具备
- 电子、计算机相关专业本科及以上，3 年以上 SoC 验证经验
- 熟练使用 SystemVerilog / UVM，能独立搭建模块级到子系统级的验证环境
- 熟悉覆盖率驱动验证（CDV）流程，理解功能覆盖率的收敛标准
- 熟悉至少一种脚本语言（Python / Perl / Makefile），能把重复工作自动化
加分项
- 有形式验证（Formal）或低功耗验证（UPF）经验
- 有 NPU / GPU / DSP 等计算密集型 IP 的验证经验
- 有硅后 bring-up 或量产测试协同经验
团队与业务
验证组与设计组同属芯片团队，验证不是下游工序——验证工程师在架构评审阶段就参与，可以否决不合理的可测性设计。
团队目前在 UVM 之上自研了激励生成框架，随机用例的复现率是我们最看重的一个指标。
工作地点与方式
办公地点在上海 · 张江 · 纳贤路 800 号（科海大楼），总部和研发中心在同一园区，芯片、协议栈、云平台、端侧 AI 四个团队在一栋楼里，跨团队沟通不需要排会议。
弹性工作制，核心时段 10:00–16:00；每周可申请一天远程；现场调试或客户支持需要出差时，按公司差旅标准执行，不占用个人年假。